Microcontrollers

MC9S12Q128 Reference Manual Covers MC9S12Q Family www.DataSheet4U.com HCS12 Microcontrollers Rev 1.08 MC9S12Q128 05/2007 freescale.com To provide the most up-to-date information, the revision of our documents on the World Wide Web will be the most current. Your printed copy may be an earlier revision. To verify you have the latest information available, refer to: http://freescale.com/ A full list of family members and options is included in the appendices. The following revision history table summarizes changes contained in this document. This document contains information for all constituent modules, with the exception of the S12 CPU. For S12 CPU information please refer to the CPU S12 Reference Manual. Date July, 2005 August, 2005 Revision Level 01.00 01.01 New Book Corrected Typos Adjusted LVI assert level Added EPP package option Description October, 2005 December, 2005 December, 2005 January, 2006 May 2006 Dec 2006 May 2007 01.02 01.03 01.04 01.05 Corrected Typos (PW4 references, PWM registers, 25MHz references) Corrected and enhanced PCB layout drawings Added note to PIM block diagram figure Added pin rerouting note to 80QFP package diagram Updated LVI levels in electrical parameter section Fixed incorrect reference to TSCR2 Added 0M66G PART ID number Corrected missing overbars on pin names Added units to MSCAN timing table Corrected CRGFLG contents in register summary Corrected unintended symbol font Added emulation package info. Corrected TIM and PWM channel count in PIM section Updated ATD section Corrected typos and inconsistent register listing format 01.06 01.07 01.08 Chapter 1 Chapter 2 Chapter 3 Chapter 4 Chapter 5 Chapter 6 Chapter 7 Chapter 8 Chapter 9 Chapter 10 Chapter 11 Chapter 12 Chapter 13 Chapter 14 Chapter 15 Chapter 16 Chapter 17 Chapter 18 Chapter 19 Chapter 20 MC9S12Q Device Overview (MC9S12Q128-Family) . . . . . . . . 17 Port Integration Module (PIM9C32) . . . . . . . . . . . . . . . . . . . . . 73 Module Mapping Control (MMCV4) . . . . . . . . . . . . . . . . . . . . 109 Multiplexed External Bus Interface (MEBIV3) . . . . . . . . . . . . 129 Interrupt (INTV1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157 Background Debug Module (BDMV4) . . . . . . . . . . . . . . . . . . 165 Debug Module (DBGV1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191 Analog-to-Digital Converter (ATD10B8C) . . . . . . . . . . . . . . . 223 Clocks and Reset Generator (CRGV4) . . . . . . . . . . . . . . . . . . 251 Scalable Controller Area Network (S12MSCANV2) . . . . . . . . 287 Oscillator (OSCV2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343 Pulse-Width Modulator (PWM8B4CV1). . . . . . . . . . . . . . . . . 347 Serial Communications Interface (S12SCIV2) . . . . . . . . . . . . 379 Serial Peripheral Interface (SPIV3) . . . . . . . . . . . . . . . . . . . . . 409 Timer Module (TIM16B6C) . . . . . . . . . . . . . . . . . . . . . . . . . . . 431 Dual Output Voltage Regulator (VREG3V3V2) . . . . . . . . . . . 455 32 Kbyte Flash Module (S12FTS32KV1) . . . . . . . . . . . . . . . . . 463 64 Kbyte Flash Module (S12FTS64KV4) . . . . . . . . . . . . . . . . . 497 96 Kbyte Flash Module (S12FTS96KV1) . . . . . . . . . . . . . . . . . 531 128 Kbyte Flash Module (S12FTS128K1V1) . . . . . . . . . . . . . . 565 Appendix A Electrical Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 599 Appendix B Emulation Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 631 Appendix C Package Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 633 Appendix D Derivative Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 637 Appendix E Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 638 Freescale Semiconductor MC9S12Q128 Rev 1.08 3 4 MC9S12Q128 Rev 1.08 Freescale Semiconductor Chapter 1 MC9S12Q Device Overview (MC9S12Q128-Family) 1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 1.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 1.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 1.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 1.2.1 Device Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 1.2.2 Detailed Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 1.2.3 Part ID Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 1.3.1 Device Pinouts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 1.3.2 Signal Properties Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 1.3.3 Pin Initialization for 48- and 52-Pin LQFP Bond Out Versions . . . . . . . . . . . . . . . . . . . 49 1.3.4 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 1.3.5 Power Supply Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 System Clock Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 1.5.1 Chip Configuration Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 1.5.2 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 1.5.3 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59 Resets and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 1.6.1 Vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 1.6.2 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 Device Specific Information and Module Dependencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 1.7.1 PPAGE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 1.7.2 BDM Alternate Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 1.7.3 Extended Address Range Emulation Implications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 1.7.4 VREGEN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 1.7.5 VDD1, VDD2, VSS1, VSS2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 1.7.6 Clock Reset Generator And VREG Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 1.7.7 Analog-to-Digital Converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 1.7.8 MODRR Register Port T And Port P Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 1.7.9 Port AD Dependency On PIM And ATD Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 Recommended Printed Circuit Board Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65 1.2 1.3 1.4 1.5 1.6 1.7 1.8 Chapter 2 Port Integration Module (PIM9C32) Block Description 2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 2.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 2.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76 2.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76 2.2 2.3 Freescale Semiconductor MC9S12Q128 Rev 1.08 5 2.4 2.5 2.6 2.7 2.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103 2.4.1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103 2.4.2 Port Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104 2.4.3 Port A, B, E and BKGD Pin . . . . . . . . . .