SDRAM Unbuffered Module

www.DataSheet4U.com 128MB, 256MB, 512MB Unbuffered DIMM SDRAM SDRAM Unbuffered Module 168pin Unbuffered Module based on 256Mb E-die 62/72-bit Non ECC/ECC Revision 1.4 May 2004 * Samsung Electronics reserves the right to change products or specification without notice. Rev. 1.4 May 2004 128MB, 256MB, 512MB Unbuffered DIMM Revision History Revision 1.0 (June, 2003) - First release Revision 1.1 (September, 2003) - Corrected Typo Revision 1.2 (February, 2004) - Corrected typo. Revision 1.3 (March. 2004) - Modified DC Characteristics Notes. Revision 1.4 (May, 2004) - Added Note 5. sentense of tRDL parameter SDRAM Rev. 1.4 May 2004 128MB, 256MB, 512MB Unbuffered DIMM 168Pin Unbuffered DIMM based on 256Mb E-die (x8, x16) Ordering Information Part Number M366S1654ETS-C7A M366S3253ETS-C7A M366S3253ETU-C7A M374S3253ETS-C7A M374S3253ETU-C7A M366S6453ETS-C7A M366S6453ETU-C7A M374S6453ETS-C7A M374S6453ETU-C7A Density 128MB 256MB 256MB 256MB 256MB 512MB 512MB 512MB 512MB Organization 16M x 64 32M x 64 32M x 64 32M x 72 32M x 72 64M x 64 64M x 64 64M x 72 64M x 72 Component Composition 16Mx16(K4S561632E) * 4EA 32Mx8(K4S560832E) * 8EA 32Mx8(K4S560832E) * 8EA 32Mx8(K4S560832E) * 9EA 32Mx8(K4S560832E) * 9EA 32Mx8(K4S560832E)*16EA 32Mx8(K4S560832E)*16EA 32Mx8(K4S560832E)*18EA 32Mx8(K4S560832E)*18EA 54-TSOP(II) Component Package SDRAM Height 1,000mil 1,375mil 1,125mil 1,375mil 1,125mil 1,375mil 1,125mil 1,375mil 1,125mil Operating Frequencies 7A @CL3 Maximum Clock Frequency CL-tRCD-tRP(clock) 133MHz(7.5ns) 3-3-3 @CL2 100MHz(10ns) 2-2-2 Feature Burst mode operation Auto & self refresh capability (8192 Cycles/64ms) LVTTL compatible inputs and outputs Single 3.3V ± 0.3V power supply MRS cycle with address key programs Latency (Access from column address) Burst length (1, 2, 4, 8 & Full page) Data scramble (Sequential & Interleave) • All inputs are sampled at the positive going edge of the system clock • Serial presence detect with EEPROM • • • • • Rev. 1.4 May 2004 128MB, 256MB, 512MB Unbuffered DIMM PIN CONFIGURATIONS (Front side/back side) Pin 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 Front VSS DQ0 DQ1 DQ2 DQ3 VDD DQ4 DQ5 DQ6 DQ7 DQ8 VSS DQ9 DQ10 DQ11 DQ12 DQ13 VDD DQ14 DQ15 CB0 CB1 VSS NC NC VDD WE DQM0 Pin 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 Front DQM1 **CS0 DU VSS A0 A2 A4 A6 A8 A10/AP BA1 VDD VDD **CLK0 VSS DU **CS2 DQM2 DQM3 DU VDD NC NC CB2 CB3 VSS DQ16 DQ17 Pin 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 Front DQ18 DQ19 VDD DQ20 NC *VREF **CKE1 VSS DQ21 DQ22 DQ23 VSS DQ24 DQ25 DQ26 DQ27 VDD DQ28 DQ29 DQ30 DQ31 VSS **CLK2 NC NC SDA SCL VDD Pin 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 Back VSS DQ32 DQ33 DQ34 DQ35 VDD DQ36 DQ37 DQ38 DQ39 DQ40 VSS DQ41 DQ42 DQ43 DQ44 DQ45 VDD DQ46 DQ47 CB4 CB5 VSS NC NC VDD CAS DQM4 Pin 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 Back DQM5 **CS1 RAS VSS A1 A3 A5 A7 A9 BA0 A11 VDD **CLK1 A12 VSS **CKE0 **CS3 DQM6 DQM7 *A13 VDD NC NC CB6 CB7 VSS DQ48 DQ49 Pin 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 SDRAM Back DQ50 DQ51 VDD DQ52 NC *VREF REGE VSS DQ53 DQ54 DQ55 VSS DQ56 DQ57 DQ58 DQ59 VDD DQ60 DQ61 DQ62 DQ63 VSS **CLK3 NC SA0 SA1 SA2 VDD Note : 1. * These pins are not used in this module. 2. Pins 82,83,165,166,167 should be NC in the system which does not support SPD. 3. Pins 21,22,52,53,105,106,136,137are used only ECC(x72) Module. 4. ** About these pins, Refer to the Block Diagram of each. Pin Description Pin Name A0 ~ A12 BA0 ~ BA1 DQ0 ~ DQ63 CB0 ~ CB7 CLK0 ~ 3 CKE0, CKE1 CS0 ~ CS3 RAS CAS WE Select bank Data input/output Check bit (Data-in/data-out) Clock input Clock enable input Chip select input Row address strobe Colume address strobe Write enable Function Address input (Multiplexed) VDD VSS VREF REGE SDA SCL SA0 ~ 2 DU NC Pin Name DQM0 ~ 7 DQM Power supply (3.3V) Ground Power supply for reference Register enable Serial data I/O Serial clock Address in EEPROM Don′t use No connection Function * SAMSUNG ELECTRONICS CO., Ltd. reserves the right to change products and specifications without notice. Rev. 1.4 May 2004 128MB, 256MB, 512MB Unbuffered DIMM PIN CONFIGURATION DESCRIPTION Pin CLK CS Name System clock Chip select Input Function Active on the positive going edge to sample all inputs. SDRAM Disables or enables device operation by masking or enabling all inputs except CLK, CKE and DQM Masks system clock to freeze operation from the next clock cycle. CKE should be enabled at least one cycle prior to new command. Disable input buffers for power down in standby. CKE should be enabled 1CLK+tss prior to valid command. Row/column addresses are multiplexed on the same pins. Row address : RA0 ~ RA12 Column address : (x8 : CA0 ~ CA9), (x16 : CA0 ~ CA8) Selects bank to be activated during row address latch time. Selects bank for read/write during column address latch time. Latches row addresses on the positive going edge of the CLK with RAS low. Enables row access & precharge. Latches column addresses on the positive going edge of the CLK with CAS low. Enables column access. Enables write operation and row precharge. Latches data in starting from CAS, WE active. Makes data output Hi-Z, tSHZ after the clock and masks the output. Blocks data input when DQM active. (Byte masking) The device operates in the transparent mode when REGE is low. When REGE is high, the device operates in the registered mode. In registered mode, the Address and control inputs are latched if CLK is held at a high or low logic level. the inputs are stored in the latch/flip-flop on the rising edge of CLK. REGE is tied to VDD through 10K ohm Resistor on PCB. So if REGE of module is floating, this module will be operated as registered mode. Data inputs/outputs are multiplexed on the same pins. Check bits for ECC. Power and ground for the input buffers and the core logic. CKE Clock enable A0 ~ A12 Address BA0 ~ BA1 RAS CAS WE DQM0 ~ 7 Bank select address Row address strobe Column address strobe Write enable Data input/output mask REGE Register enable DQ0 ~ 63 CB0 ~ 7 VDD/VSS Data input/output Check bit Power supply/ground Rev. 1.4 May 2004 128MB, 256MB, 512MB Unbuffered DIMM 128MB, 16Mx64 Module (M366S1654ETS) (Populated as 1 bank of x16 SDRAM Module) FUNCTIONAL BLOCK DIAGRAM CS0 DQM0 LDQM • DQM4 CS LDQM CS SDRAM DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQM1 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 UDQM U0 DQ32 DQ33 DQ34 DQ35 DQ36 DQ37 DQ38 DQ39 DQM5 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 UDQM U2 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 CS2 DQM2 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 • DQ40 DQ41 DQ42 DQ43 DQ44 DQ45 DQ46 DQ47 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 DQM6 LDQM CS LDQM CS DQ16 DQ17 DQ18 DQ19 DQ20 DQ21 DQ22 DQ23 DQM3 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 UDQM U1 DQ48 DQ49 DQ50 DQ51 DQ52 DQ53 DQ54 DQ55 DQM7 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 UDQM U3 DQ24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DQ31 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 DQ56 DQ57 DQ58 DQ59 DQ60 DQ61 DQ62 DQ63 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 Serial PD A0 ~ A12, BA0 & 1 RAS CAS WE CKE0 10Ω DQn VDD Vss • • • • SDRAM U0 ~ U3 SDRAM U0 ~ U3 SDRAM U0 ~ U3 SDRAM U0 ~ U3 SDRAM U0 ~ U3 SCL 47KΩ WP A0 SDA A1 A2 SA0 SA1 SA2 10Ω CLK0/2 15pF • • U0/U2 U1/U3 Every DQpin of SDRAM 10Ω CLK1/3 Two 0.1uF Capacitors per each SDRAM To all SDRAMs 10pF Rev. 1.4 May 2004 128MB, 256MB, 512MB Unbuffered DIMM SDRAM 256MB,32Mx64 Non ECC Module(M366S3253ETS(U))(Populated as 1 bank of x8 SDRAM Module) FUNCTIONAL BLOCK DIAGRAM CS0 DQM0 DQM • DQM4 CS DQM CS DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQM1 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 U0 DQ32 DQ33 DQ34 DQ35 DQ36 DQ37 DQ38 DQ39 DQM5 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 U4 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 CS2 DQM2 DQM DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 CS U1 DQ40 DQ41 DQ42 DQ43 DQ44 DQ45 DQ46 DQ47 DQM CS DQ0 DQ1 DQ2 U5 DQ3 DQ4 DQ5 DQ6 DQ7 • DQM6 DQM CS DQM CS DQ16 DQ17 DQ18 DQ19 DQ20 DQ21 DQ22 DQ23 DQM3 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 U2 DQ48 DQ49 DQ50 DQ51 DQ52 DQ53 DQ54 DQ55 DQM7 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQM U6 DQM CS CS DQ24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DQ31 A0 ~ A12, BA0 & 1 RAS CAS WE CKE0 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 U3 DQ56 DQ57 DQ58 DQ59 DQ60 DQ61 DQ62 DQ63 SDRAM U0 ~ U7 SDRAM U0 ~ U7 SDRAM U0 ~ U7 SDRAM U0 ~ U7 SDRAM U0 ~ U7 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 U7 Serial PD SCL 47KΩ WP A0 SDA A1 A2 SA0 SA1 SA2 • 10Ω CLK0/2 • • U0/U2 U4/U6 U1/U3 U5/U7 10Ω DQn VDD Vss • • • • One 0.1uF and one 0.22 uF Cap. To all SDRAMs per each SDRAM CLK2/3 Every DQpin of SDRAM 3.3pF*1 10Ω 10pF Rev. 1.4 May 2004 128MB, 256MB, 512MB Unbuffered DIMM SDRAM 256MB, 32Mx72 ECC Module (M374S3253ETS(U)) (Populated as 1 bank of x8 SDRAM Module) FUNCTIONAL BLOCK DIAGRAM CS0 DQM0 • DQM4 DQM DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQM1 CS U0 DQM DQ32 DQ33 DQ34 DQ35 DQ36 DQ37 DQ38 DQ39 DQM5 CS U5 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQM DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 CB0 CB1 CB2 CB3 CB4 CB5 CB6 CB7 CS2 DQM2 CS U1 DQM DQ40 DQ41 DQ42 DQ43 DQ44 DQ45 DQ46 DQ47 DQM6 CS U6 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQM DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 CS U2 DQM DQ48 DQ49 DQ50 DQ51 DQ52 DQ53 DQ54 DQ55 DQM7 CS U7 • DQM CS U3 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ16 DQ17 DQ18 DQ19 DQ20 DQ21 DQ22 DQ23 DQM3 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQM DQ56 DQ57 DQ58 DQ59 DQ60 DQ61 DQ62 DQ63 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 CS U8 DQM DQ24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DQ31 DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 CS U4 Serial PD SCL 47KΩ WP A0 SDA A1 A2 SA0 SA1 SA2 A0 ~ A12, BA0 & 1 RAS CAS WE CKE0 10Ω DQn VDD Vss • • • • SDRAM U0 ~ U8 10Ω SDRAM U0 ~ U8 SDRAM U0 ~ U8